한눈에 보는 핵심
- TSMC 3나노는 초기 N3B에서 주류 N3E로 전환되며 고객 기반이 확대되고 있습니다.
- N3P는 성능·전력 최적화 버전으로 고성능 컴퓨팅(HPC) 수요와 맞물려 파운드리 점유율 방어에 기여할 전망입니다.
- CoWoS·SoIC 등 첨단 패키징은 수율만큼 중요한 병목이자 차별화 포인트로 작동합니다.
- 모바일 중심에서 HPC·AI 가속기·네트워킹 ASIC으로 테이프아웃이 다변화되며 리스크 분산이 진행됩니다.
- 경쟁사는 3나노·GAA·백사이드 전력·3D 패키징으로 추격 중이며, TSMC는 공정 안정화와 패키징 증설이 관건입니다.
왜 3나노가 점유율을 좌우하나
3나노는 전력·성능·면적(PPA)에서 한 단계 도약을 제공해 모바일 AP, AI 가속기, 데이터센터 CPU/GPU, 스위치·니치 ASIC 등 광범위한 제품군의 경쟁력을 결정합니다. 미세화는 단위 다이 성능과 전력 효율뿐 아니라 칩렛 기반 설계, 고대역 메모리(HBM)와의 결합에서도 유리합니다. 결과적으로 주요 고객의 차세대 주력 제품이 3나노로 이동하는 속도가 파운드리 점유율의 핵심 변수가 됩니다.
N3 노드 계열 이해하기: N3B·N3E·N3P·N3X
N3B와 N3E의 전환
N3B는 3나노의 사실상 파일럿에 가까운 초기 버전으로, EUV 레이어 수와 설계 규칙이 상대적으로 까다로워 특정 대형 고객 중심으로 적용됐습니다. 반면 N3E는 공정 단순화와 설계 자유도 확대를 통해 수율과 비용 구조를 개선해 다수 고객의 주류 선택지로 자리잡았습니다. 이 전환이 의미하는 바는 명확합니다. TSMC 3나노의 상업적 스케일이 커지면서 파운드리 수율·원가·리드타임의 선순환이 가능해졌고, 이는 자연스럽게 TSMC 파운드리 점유율 방어에 기여합니다.
N3P와 N3X의 역할
N3P는 동일 노드 내 성능·전력 최적화를 노린 진화 버전으로, HPC·네트워킹·고급 모바일 AP 등에서 미세한 성능 여유나 전력 여유가 필요한 디자인에 적합합니다. N3X는 더 높은 전압·주파수 영역을 목표로 하는 고성능 특화 옵션으로 알려져 있으며, 코어 수가 많고 발열 밀도가 높은 AI 가속기·서버용 칩에 적합합니다. N3E가 볼륨을 담당하고, N3P/N3X가 성능 상단을 보강하는 3단 구조가 형성되는 셈입니다.
첨단 패키징(CoWoS·SoIC)이 점유율의 숨은 분기점
미세공정만큼 중요한 것이 패키징 수용력입니다. AI 가속기와 HPC 칩은 HBM과의 고대역 인터포저 결합, 칩렛 간 초고속 연결이 필수이며, 이에 CoWoS 같은 2.5D 패키징과 SoIC 같은 3D 적층 기술 수요가 급증합니다. 문제는 패키징 공정·기판·마이크로범프의 수율과 용량이 한꺼번에 따라와야 한다는 점입니다.
- CoWoS: 대형 인터포저 위에 로직·HBM을 함께 실장해 대역폭을 극대화. AI용 대형 다이·멀티 칩렛에서 사실상 표준으로 부상.
- SoIC: 다이 투 다이 적층으로 레이턴시·대역폭·전력 효율을 동시에 개선. 패키지 두께·발열 관리·검증 공정이 관건.
TSMC는 파운드리와 패키징을 수직 통합해 설계-제조-패키지 최적화를 제공하는 전략을 강화하고 있습니다. 이는 고객 입장에서 리드타임 예측 가능성과 단일 책임 창구를 제공한다는 점에서 매력적이지만, 수요 급증기에 패키징 용량이 병목이 되면 출하 일정이 지연될 수 있습니다. 따라서 CoWoS·SoIC 증설과 파트너 생태계 강화가 TSMC 파운드리 점유율 유지의 핵심으로 부상합니다.
고객·애플리케이션 지형: 모바일에서 HPC로
3나노의 초기 수요는 모바일 AP 중심이었지만, 최근에는 AI 가속기, 데이터센터용 CPU/GPU, 네트워크 스위치·라우터용 ASIC, 고급 이미지·베이스밴드 칩 등으로 빠르게 확장되고 있습니다. 모바일은 대량 물량으로 노드 전환의 저변을 넓히고, HPC는 높은 ASP와 패키징 부가가치로 수익성을 끌어올립니다. 특히 칩렛 아키텍처 채택이 늘면서 로직 다이·I/O 다이·HBM 스택을 묶는 설계가 보편화되고, 이에 적합한 N3E/N3P 조합이 선택되는 흐름입니다.
이 과정에서 중요한 것은 고객의 테이프아웃 파이프라인과 양산 타이밍입니다. 미들엔드 장비·패키징 슬롯·테스트 용량이 동시다발적으로 확보되어야 일정 차질이 줄어들며, TSMC는 EDA/IP 파트너와의 레퍼런스 플로우, 패키징 공정 코너의 사전 검증을 통해 전환 리스크를 낮추는 데 주력하고 있습니다.
경쟁사와의 비교 포인트
삼성 파운드리
삼성은 GAA 기반 3나노를 앞세워 전력·성능 경쟁력을 강조하고, I-Cube·X-Cube 등 패키징 포트폴리오를 확장하며 AI·HPC 수요를 공략하고 있습니다. 설계 생태계 성숙도와 대형 고객 확대가 관건이며, 수율 안정화와 패키징 리드타임 개선이 지속적인 체크포인트로 거론됩니다.
인텔 파운드리
인텔은 RibbonFET, PowerVia 등 차세대 공정과 EMIB·Foveros 같은 첨단 패키징을 앞세워 고성능 디바이스 중심의 파운드리 사업을 강화하고 있습니다. 공정 로드맵의 일정 신뢰성과 설계 툴·IP 생태계, 외부 고객 유치 성과가 향후 점유율 변화의 변수로 작용합니다.
점유율을 가르는 실제 체크리스트
- 수율과 공정 안정화: N3E의 성숙 속도, N3P 진입 시 수율 초기 효과, 결함 밀도 추이
- 원가 구조: 웨이퍼 가격·EUV 노광 횟수·마스크 수, 다이 사이즈와 칩렛 분할 전략
- 패키징 리드타임: CoWoS·SoIC 증설 속도, 기판·마이크로범프 공급망 안정성
- 고객 포트폴리오: 모바일 대량 물량과 HPC 고ASP의 균형, 주요 테이프아웃의 양산 전환률
- 설계 생태계: EDA·IP PDK 숙성도, 검증 플로우와 신뢰성 테스트의 병목 여부
- 운영·지역 리스크: 전력·용수·지정학 리스크 대응, 다지역 생산 전략과 백업 캐파
리스크와 관전 포인트
- 패키징 병목 지속 가능성: AI 수요가 예상을 웃돌 경우 CoWoS 슬롯 부족이 출하에 영향
- 신규 노드 간 전환 타이밍: N3E→N3P, 이후 세대와의 캘린더 충돌로 고객 양산 일정 분산 위험
- 공급망 변동성: 기판·EUV 부품·케미컬 등 특정 밸류체인의 단기 타이트 현상
- 기술 선택의 갈림길: 고성능 지향(N3X) vs 저전력 지향(N3E 최적화) 간 제품 전략 차이
- 차세대 노광·배선 기술: 차후 세대의 고NA EUV·백사이드 전력 도입 시기와 비용·효익 균형
결론: N3E가 볼륨, N3P/N3X가 상단을 만든다
TSMC 3나노는 N3E를 중심으로 대량 양산의 체급을 키우고, N3P·N3X로 성능 상단을 보강하는 구조로 자리잡고 있습니다. 파운드리 점유율의 경합은 미세공정 수율뿐 아니라 CoWoS·SoIC의 패키징 수용력, 고객 포트폴리오의 다변화, 설계 생태계의 숙성도가 함께 결정합니다. 당분간은 모바일과 HPC의 이중 축이 3나노 수요를 견인하되, 패키징 병목을 누가 먼저·크게 해소하느냐가 차기 라운드의 승부처가 될 가능성이 큽니다. 요약하면, TSMC 파운드리 점유율을 해석할 때는 ‘N3E의 안정화 속도’와 ‘첨단 패키징 캐파’라는 두 개의 계기판을 가장 먼저 확인하는 것이 실무적으로 유효한 접근입니다.
